La lógica de cuatro fases es un tipo de metodología de diseño para la lógica dinámica que permitió a ingenieros no especialistas diseñar circuitos integrados (IC) complejos utilizando procesos PMOS o NMOS. Esta técnica emplea una señal de reloj de cuatro fases para suavizar la entrega de energía y mejorar el tiempo de conmutación de los transistores MOS.
Historia y Desarrollo
La lógica de cuatro fases fue inventada por R. K. "Bob" Booher, un ingeniero de Autonetics, quien comunicó la idea a Frank Wanlass en Fairchild Semiconductor. Wanlass, a su vez, promovió esta forma de lógica en la División de Microelectrónica de General Instrument. El primer chip funcional de cuatro fases, el integrador DDA de Autonetics, fue creado por Booher en febrero de 1966, y posteriormente diseñó varios chips para la computadora aérea Autonetics D200 utilizando esta técnica.
En abril de 1967, Joel Karp y Elizabeth de Atley publicaron un artículo sobre el uso de la lógica MOS IC de cuatro fases en la revista Electronic Design. Ese mismo año, Cohen, Rubenstein y Wanlass publicaron sobre los sistemas de reloj de cuatro fases MTOS. Lee Boysel, discípulo de Wanlass y diseñador en Fairchild Semiconductor (y más tarde fundador de Four-Phase Systems), presentó un sumador de 8 bits basado en cuatro fases en octubre de 1967.
Boysel recordó que la lógica dinámica de cuatro fases le permitió lograr una densidad de empaquetado 10 veces mayor, una velocidad 10 veces superior y un consumo de energía 10 veces menor en comparación con otras técnicas MOS de la época, como la lógica PMOS de carga saturada con puerta de metal.
Estructura y Funcionamiento
Existen dos tipos principales de puertas lógicas: la puerta "1" y la puerta "3". La diferencia radica en las fases del reloj utilizadas para impulsarlas. Una puerta puede tener cualquier función lógica, lo que significa que cada puerta puede tener un diseño personalizado.
Los relojes Φ1 y Φ3 deben ser no superpuestos, al igual que Φ2 y Φ4. En una puerta 1, durante el tiempo alto del reloj Φ1 (tiempo de precarga), la salida C se precarga hasta V(Φ1) − Vth. Durante el siguiente cuarto de ciclo (tiempo de muestreo), cuando Φ1 está bajo y Φ2 está alto, la salida C permanece alta (si A o B están bajos) o se descarga (si A y B están altos).
Dado que la salida de una puerta 1 se vuelve válida durante el tiempo de muestreo, no puede alimentar directamente a otra puerta 1. Por lo tanto, las puertas 1 deben alimentar a las puertas 3, y estas a su vez deben alimentar a las puertas 1. Para mayor flexibilidad, existen las puertas 2 y 4, que funcionan como follows:
- Puerta 2: Se precarga en Φ1 y muestrea en Φ3.
- Puerta 4: Se precarga en Φ3 y muestrea en Φ1.
Las reglas de interconexión son estrictas: las puertas 1 pueden alimentar puertas 2 y/o 3; las puertas 2 solo pueden alimentar puertas 3; las puertas 3 pueden alimentar puertas 4 y/o 1; y las puertas 4 solo pueden alimentar puertas 1.
Ventajas y Desafíos
La lógica de cuatro fases es altamente eficiente ya que elimina los riesgos de carrera (race hazards), pues cada puerta lógica combinacional incluye inherentemente un registro. Además, el diseño no requiere el bus de fuentes de alimentación, solo líneas de reloj, y al ser una técnica sin relación de tamaño (ratioless), permite el uso de transistores de tamaño mínimo.
Sin embargo, presenta dificultades técnicas:
- Salida Dinámica: El estado se mantiene en la capacitancia de la salida. El cruce de pistas de salida con líneas de reloj puede alterar la carga del capacitor, requiriendo el cálculo y la adición de capacitancia de difusión adicional para mantener niveles seguros de 0 o 1.
- Cálculos de Carga: El diseñador debe calcular la capacitancia de "refuerzo" (bulk-up) necesaria para cada puerta. Si una puerta tiene una carga capacitiva alta, puede requerir transistores de entrada más grandes, lo que a su vez aumenta la carga sobre las puertas que la alimentan, pudiendo generar un ciclo de aumento de tamaño de transistores en diseños de alta frecuencia.
Aplicaciones Históricas
La primera calculadora electrónica fabricada con circuitos integrados de gran escala (LSI), la Sharp QT-8D de 1969, utilizó lógica de cuatro fases fabricada por Rockwell International. Aunque se consideró para el Intel 4004, Intel optó por la lógica dinámica de dos fases debido a que solo Rockwell poseía las herramientas de diseño y la experiencia necesaria para implementar ICs de cuatro fases a gran escala en aquel momento.
Evolución
Con la llegada del CMOS, el transistor de precarga pudo cambiarse al tipo complementario del transistor lógico, lo que permitió que la salida de la puerta se cargara rápidamente hasta el nivel alto de la línea de reloj, mejorando la velocidad, la excursión de la señal y el consumo de energía.
